Journals

  1. Hirotaka Sugawara, Kenichi Okada, and Kazuya Masu, “Tunable CMOS LNA Using a Variable Inductor for a Reconfigurable RF Circuit,” IEICE Transactions on Fundamentals of Electronics, Vol. E92-A, No. 2 pp. 401-410, February 2009.
  2. Kenta Yamada, Takashi Sato, Noriaki Nakayama, Shuhei Amakawa, Kazuya Masu, and Shigetaka Kumashiro, “Layout-Aware Compact Model of MOSFET Characteristics Variations Induced by STI Stress,” IEICE Transactions on Electronics, Vol. E91-C, No. 7, pp. 1142-1150, July 2008.
  3. Shingi Hashioka, Chia-Hsien Chang, Kazuya Masu, and Yasuhiro Horiike, “One-Chip Integration of Rapid Diagnosis Infectious-Disease Chip Based on New Phenomena of DNA Trap and Denature in Nanogaps,” Japanese Journal of Applied Physics, Vol. 47, No. 4, pp. 3214-3219, April 25, 2008.
  4. Masanori Imai, Takashi Sato, Noriaki Nakayama, and Kazuya Masu, “An Evaluation Method for the Number of Monte Carlo STA Trials,” IEICE Transactions on Fundamentals, Vol. E91-A, No.4, pp. 957-964, April 2008.
  5. Shiho Hagiwara, Takumi Uezono, Takashi Sato, and Kazuya Masu, “Application of Correlation-Based Regression Analysis for Improvement of Power Distribution Network,” IEICE Transactions on Fundamentals, Vol. E91-A, No. 4, pp. 951-956, April 2008.
  6. Hiroyuki Ito, Makoto Kimura, Kazuya Miyashita, Takahiro Ishii, Kenichi Okada, and Kazuya Masu, “A Bidirectional- and Multi-Drop-Transmission-Line Interconnect for Multipoint-to-Multipoint On-Chip Communications,” IEEE Journal of Solid-State Circuits, Vol. 43, No. 4, pp. 1020-1029, April 2008.

International Conferences

  1. Akiko Mineyama, Toshihide Suzuki, Hiroyuki Ito, Shuhei Amakawa, Noboru Ishihara, and Kazuya Masu, “A 20 Gb/s 1:4 DEMUX with near-rail-to-rail logic swing in 90 nm CMOS process,” IEEE MTT-S International Workshop Series on Signal Integrity and High-Speed Interconnects (IMWS2009-R9), pp. 119-122, Guadalajara, Mexico, February 20, 2009.
  2. Kazuya Masu, “MEMS for RF,” 2009 CMOS Emerging Technologies Workshops, Presentation 12.2, Banff, Canada, February 20, 2009.
  3. Takashi Sato, Koh Yamanaga, and Kazuya Masu, “Non-Invasive Direct Probing for On-Chip Voltage Measurement,” International SoC Design Conference (ISOCC), pp. 350-353, Busan, Korea, November 25, 2008.
  4. Takashi Sato, Hiroyuki Ueyama, Noriaki Nakayama, and Kazuya Masu, “A MOS Transistor Array With Pico-Ampere Order Precision for Accurate Characterization of Leakage Current Variation,” IEEE Asian Solid-State Circuits Conference (A-SSCC), pp. 389-392, November 5, 2008.
  5. Noriaki Nakayama, Takashi Sato, Hiroyuki Ueyama, and Kazuya Masu, “An Efficient Extraction of Random and Systematic Gate-Length Variation Through Poly-Si Resistor Measurement,” Workshop on Test Structure Design for Variability Characterization, 4.4, San Jose, California, November 13, 2008.
  6. Kazuya Miyashita, Takahiro Ishii, Hiroyuki Ito, Noboru Ishihara, and Kazuya Masu, “An Over-12-Gbps On-Chip Transmission Line Interconnect with a Pre-Emphasis Technique in 90 nm CMOS,” 17th Conference on Electrical Performance of Electronic Packaging (EPEP), pp. 303-306, San Jose, California, October 28, 2008.
  7. Koh Yamanaga, Takashi Sato, and Kazuya Masu, “Accurate Parasitic Inductance Determination of a Ceramic Capacitor Through 2-port Measurements,” 17th Conference on Electrical Performance of Electronic Packaging (EPEP), pp. 119-122, San Jose, California, October 2008.
  8. Hideki Hatakeyama, Yusuke Uemichi, Kazuma Ohashi, Satoshi Fukuda, Hiroyuki Ito, Kenichi Okada, Takuya Aizawa, Tatsuya Ito, and Kazuya Masu, “RF CMOS Circuits with Wafer-Level Packaging Inductors,” International Wafer-Level Packaging Conference, pp. 69-73, San Jose, California, October 15, 2008.
  9. Shuhei Amakawa, Hiroyuki Ito, Noboru Ishihara, and Kazuya Masu, “A Simple De-Embedding Method for Characterization of On-Chip Four-Port Networks,” Advanced Metallization Conference (AMC), pp.105-106, Del Mar, California, September 2008.
  10. Hiroyuki Ito, Hasnain Lakdawala, Ashoke Ravi, Stefano Pellerano, Richard Ruby, K. Soumyanath, and Kazuya Masu, “A 1.7-GHz 1.5-mW Digitally-Controlled FBAR Oscillator with 0.03-ppb Resolution,” the 34th European Solid-State Circuits Conference, pp. 98-101, Edinburgh, Scotland, September 2008.
  11. Tomoaki Maekawa, Hiroyuki Ito, and Kazuya Masu, “An 8Gbps 2.5mW On-Chip Pulsed-Current-Mode Transmission Line Interconnect with a Stacked-Switch Tx,” the 34th European Solid-State Circuits Conference, pp. 474-477, Edinburgh, Scotland, September 2008.
  12. Takao Oshita, Kazuo Tsutsui, Noboru Ishihara, and Kazuya Masu, “Scaling Trend of Analog Integrated Circuit with Process Variations on Future Ultra Deep Submicron CMOS Technology,” International Conference on Solid State Devices and Materials (SSDM), D-2-2, pp. 83-84, Tukuba, September 2008.
  13. Susumu Sadoshima, Satoshi Fukuda, Hiroyuki Ito, Kenichi Okada, Hideki Hatakeyama, Naoyuki Ozawa, Masakazu Sato, Takuya Aizawa, Tatsuya Ito, Ryozo Yamauchi, and Kazuya Masu, “A 2-GHz-band CMOS Low Noise Amplifier with High-Q Inductors Embedded in Wafer-Level Package,” International Conference on Solid State Devices and Materials (SSDM), D-1-3, pp. 74-75, Tukuba, September 2008.
  14. Hiroyuki Ito, and Kazuya Masu, “A Simple Through-Only De-Embedding Method for On-Wafer S-Parameter Measurements up to 110 GHz,” IEEE MTT-S International Microwave Symposium 2008 (IMS 2008), pp. 383-386, Atlanta, June 2008.
  15. Masanori Imai, Takashi Sato, Noriaki Nakayama, and Kazuya Masu, “Non-Parametric StatisticalStatic TimingAnalysis: An SSTA Framework for Arbitrary Distribution,” 45th Design Automation Conference (DAC), pp. 698-701, Anaheim, June 2008.
  16. Kazuma Ohashi, Yuka Kobayashi, Hiroyuki Ito, Kenichi Okada, Hideki Hatakeyama, Takuya Aizawa, Tatsuya Ito, Ryozo Yamauchi, and Kazuya Masu, “A Low Phase Noise LC-VCO with a High-Q Inductor Fabricated by Wafer Level Package Technology,” Radio Frequency Integrated Circuits Symposium 2008 (RFIC 2008), pp. 123-126, Atlanta, June 2008.
  17. Koh Yamanaga, Takashi Sato, and Masu Kazuya, “Substrate-Geometry Aware 2-port Modeling for Surface-Mount Passive Components,” pp. 246-249, Asia-Pacific EMC Week 2008, May 2008.
  18. Koh Yamanaga, Takashi Sato, amd Masu Kazuya, “On-Chip Differential and Common Mode Voltage Measurement Using Off-Chip Referenced Twin Probing,” IEEE Signal Propagation on Interconnect (SPI), pp. 331-336, Avignon, Popes’s Palace, France, May 2008.
  19. Tomoaki Maekawa, Takahiro Ishii, Junki Seita, Hiroyuki Ito, Kenichi Okada, H. Hatakeyama, Y. Uemichi, T. Aizawa, T. Ito, R. Yamauchi and Kazuya Masu, “A Low Power Differential Transmission Line Interconnect Using Wafer Level Package Technology,” IEEE Signal Propagation on Interconnect (SPI), Avignon, Popes’s Palace, France, May 2008.

Tutorial Papers

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Domestic Conferences

  1. 山田 健太, 庄 俊之, 益 一哉, 中山 範明, 佐藤 高史, 天川 修平, 國清 辰也, 吉村 尚郎, 伊藤 優, 熊代 成孝, 「STIストレスによるMOSFET特性変動のコンパクトモデル」, 第56回応用物理学関係連合講演会, 31p-G-3, 2009年3月31日 (於 筑波大学).
  2. 中島 智也, 伊藤 浩之, 天川 修平, 石原 昇, 益 一哉, 「インバータ構成を用いたスケーラブル広帯域RF CMOS低雑音増幅器の検討」, 電子情報通信学会 総合大会, C-12-60, 2009年3月19日 (於 愛媛大学).
  3. 李 尚曄, 小林 由佳, 天川 修平, 石原 昇, 益 一哉, 「CMOS LC-VCOのプロセス世代依存性の検討」, 電子情報通信学会 総合大会, C-12-50, 2009年3月19日 (於 愛媛大学).
  4. 前川 智明, 天川 修平, 石原 昇, 益 一哉, 「抵抗帰還を用いたインバーター型オンチップ出力バッファの低ジッタ化設計」, 電子情報通信学会 総合大会, C-12-33, 2009年3月18日 (於 愛媛大学).
  5. 萩原 汐, 高橋 亮, 山長 功, 佐藤 高史, 益 一哉, 「状態依存性を考慮した論理回路の電源間容量モデルの検討」, 電子情報通信学会 総合大会, C-12-30, 2009年3月18日 (於 愛媛大学).
  6. 山長 功, 高橋 亮, 萩原 汐, 佐藤 高史, 益 一哉, 「状態依存性解析のための電源間容量のテーブルルックアップ計算」, 電子情報通信学会 総合大会, C-12-31, 2009年3月18日 (於 愛媛大学).
  7. 水落 裕, 天川 修平, 石原 昇, 益 一哉, 「RF CMOS回路の高性能化に向けたオンチップ/オフチップインダクタ特性の比較」, 電子情報通信学会 総合大会, C-12-29, 2009年3月18日 (於 愛媛大学).
  8. 関口 貴之, 宮下 一哉, 天川 修平, 石原 昇, 益 一哉, 「Si 基板上におけるコプレーナ-ストリップ差動伝送線路の設計」, 電子情報通信学会 総合大会, C-12-26, 2009年3月18日 (於 愛媛大学).
  9. 上薗 巧, 高橋 知之, 植山 寛之, 新谷 道弘, 佐藤 高史, 益 一哉, 「適応型テストにおけるクリティカルパスのクラスタリング手法」, 電子情報通信学会 総合大会, D-10-17, 2009年3月17日 (於 愛媛大学).
  10. 新谷道広, 高橋 知之, 植山 寛之, 上薗 巧, 佐藤 高史, 畠山 一実, 相京 隆, 益 一哉, 「統計的タイミング情報に基づく適応型テスト」, 電子情報通信学会 総合大会, D-10-16, 2009年3月17日 (於 愛媛大学).
  11. 梅田 俊之,益 一哉, 「通信用各種アナログ回路における伝送エネルギー効率に関する検討」, 電子情報通信学会シリコンアナログRF研究会, Vol. RF2008-4, p. 7, 2009年3月 (於中央大学).
  12. 畠山 英樹, 上道 雄介, 石原 昇, 益 一哉, 「高性能パッシブ素子の開発と回路応用」, 電子情報通信学会 シリコン材料デバイス研究会, Vol. 108, No. 428, pp. 39-44, 2009年2月9日 (於 機械振興会館).
  13. 大下 隆生, 伊藤 浩之, 天川 修平, 石原 昇, 益 一哉, 「広帯域CMOS 差動型リングVCO」, 電子情報通信学会 ソサイエティ大会, A-1-12, p. 12, 2008年9月 (於 明治大学).
  14. 佐渡島 進, 伊藤 浩之, 天川 修平, 石原 昇, 益 一哉, 「CMOSインバータ型広帯域可変利得増幅器の検討」, 電子情報通信学会 ソサイエティ大会, C-2-14, p. 39, 2008年9月 (於 明治大学).
  15. 水落 裕, 佐渡島 進, 伊藤 浩之, 天川 修平, 石原 昇, 益 一哉, 「CMOS RF パワーアンプにおけるプロセス世代依存性 」, 電子情報通信学会 ソサイエティ大会, C-12-57, p. 126, 2008年9月 (於 明治大学).
  16. 中島 智也, 伊藤 浩之, 天川 修平, 石原 昇, 益 一哉, 「RF CMOS 低雑音増幅回路特性のプロセス世代依存性」, 電子情報通信学会 ソサイエティ大会, C-12-45, p. 114, 2008年9月 (於 明治大学).
  17. 宮下 一哉, 石井 隆宏, 伊藤 浩之, 石原 昇, 益 一哉, 「プリエンファシスを用いたオンチップ伝送線路配線の実測評価」, 電子情報通信学会 ソサイエティ大会, C-12-5, p. 74, 2008年9月 (於 明治大学).
  18. 前川 智明, 伊藤 浩之, 石原 昇, 益 一哉, 「エッジパルス信号による低電力オンチップ高速伝送線路配線技術」, 電子情報通信学会 ソサイエティ大会, C-12-4, p. 73, 2008年9月 (於 明治大学).
  19. 植山 寛之, 佐藤 高史, 中山 範明, 益 一哉, 「抵抗測定法によるトランジスタアレイ回路の測定時間短縮化」, 電子情報通信学会 ソサイエティ大会, C-12-41, p. 110, 2008年9月 (於 明治大学).
  20. 高橋 亮, 山長 功, 佐藤 高史, 益 一哉, 「CMOS論理回路における電源網容量の入力状態依存性についての検討」, 電子情報通信学会 ソサイエティ大会, C-12-42, p. 111, 2008年9月 (於 明治大学),
  21. 伊達 貴徳, 萩原 汐, 佐藤 高史, 中山 範明, 益 一哉, 「回路特性ばらつき解析に対する重点的サンプリングの適用検討」, 電子情報通信学会 ソサイエティ大会, A-1-27, p. 27, 2008年9月 (於 明治大学).
  22. 高橋 知之, 植山 寛之, 萩原 汐, 佐藤 高史, 益 一哉, 「論理セル遅延の電圧・プロセスばらつき感度の検討」, 電子情報通信学会 ソサイエティ大会, A-3-2, p. 52, 2008年9月 (於 明治大学).
  23. 益 一哉, 「[招待講演]集積化MEMSのRF CMOSへの期待」, 信学技報 (集積回路研究会/シリコン材料・デバイス研究会), SDM2008-144/ICD2008-54, pp. 95-96, 2008年7月18日
  24. 宮下 一哉, 富 万林, 伊藤 浩之, 堺 淳, 益一哉, 「高速プリント基板配線のばらつき特性に関する評価」, 電子情報通信学会シリコンアナログRF研究会, Vol. RF2008-1, p. 5, 2008年5月 (於 芝浦工業大学).
  25. 上薗 巧, 佐藤 高史, 益 一哉, 「プロセスばらつきの積極的活用による非繰返し電圧波形の測定」, 第21回 回路とシステム軽井沢ワークショップ, pp. 439-444, 2008年4月 (於 軽井沢).
  26. 萩原 汐, 佐藤 高史, 益 一哉, 「電源遮断回路におけるパス遅延時間ばらつきの計算」, 第21回 回路とシステム軽井沢ワークショップ, pp. 427-432, 2008年4月 (於 軽井沢).
  27. 山長 功, 佐藤 高史, 益 一哉, 「基板実装状態を考慮可能な表面実装型受動部品の2ポートモデリング手法」, 第21回 回路とシステム軽井沢ワークショップ, pp. 331-336, 2008年4月 (於 軽井沢).

Conferences/Meetings without Abstract

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Books

  1. 日本学術振興会薄膜131委員会編「薄膜ハンドブック(第二版)」2008年,
    益 一哉,「第I編3.5節 評価技術のまとめ」pp.307-312,
    益 一哉,「第II編9.1節 はじめに(実装技術)」p.1005,
    高橋 久弥, 益 一哉,「第II編9.2.2節 無機材料基板技術」pp.1007-1008,
    谷村 政憲, 益 一哉,「第II編9.4.1節 薄膜抵抗」pp.1014-1017,
    益 一哉編集,「第I編3.2節、3.3節」.

Exhibitions

  1. 展示名:「高性能Si RF-CMOS集積回路設計技術」
    出展者: 東京工業大学 統合研究院 益研究室
    展示会: Microwave Workshop and Exhibition (MWE2008), November 26-28, 2008, Yokohama

Other

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